패키징 기술(CoWoS·SoIC)이 AI 시대의 핵심인 이유

1. 공정 미세화가 막혔다 —
그래서 패키징이 뜬 거예요

반도체 업계에는 오랫동안 하나의 믿음이 있었어요. “더 작게 만들면 무조건 좋아진다.” 트랜지스터를 더 작게 만들수록 같은 면적에 더 많이 넣을 수 있고, 전력도 덜 먹고, 빠르기도 해지니까요. 이걸 ‘무어의 법칙’이라고 부르죠.

근데 이게 점점 한계에 부딪히고 있어요. 이미 3nm, 2nm 수준까지 내려왔는데, 이 정도면 사실 원자 몇 개 크기 수준이에요. 물리적으로 더 이상 줄이기가 엄청나게 어려워지고, 비용은 기하급수적으로 올라가고 있습니다.

🔑 그래서 나온 해답이 뭐냐면 — “더 작게 만들기 어려우면, 여러 개를 아주 가깝게 연결하면 되지 않나?” 이 발상이 어드밴스드 패키징(Advanced Packaging)의 출발점이에요. 칩 하나를 개선하는 게 아니라, 여러 칩을 어떻게 엮느냐로 성능을 끌어올리는 전략입니다.

실제로 AI 반도체를 보면 이 흐름이 확 보여요. NVIDIA의 H100 GPU는 단순히 “좋은 칩 하나”가 아니에요. GPU 칩 옆에 HBM(고대역폭 메모리) 여러 개를 아주 가까이 붙여놓은 구조예요. 이걸 가능하게 해주는 기술이 바로 CoWoS입니다.

2. 반도체 패키징이 뭔지, 일단 기초부터

패키징이라는 단어를 들으면 택배 포장 같은 걸 떠올리시는 분들도 있을 텐데요, 반도체에서의 패키징도 비슷한 개념이에요. 웨이퍼에서 칩(다이, Die)을 잘라낸 다음 이걸 외부와 연결 가능한 형태로 만들어주는 과정이 패키징입니다.

예전의 패키징은 솔직히 좀 단순했어요. 칩 하나를 플라스틱으로 감싸고, 핀을 붙여서 기판에 꽂을 수 있게 만드는 정도였거든요. 어머니 세대 컴퓨터에 꽂혀 있던 그 납작한 초록색 부품 기억하시나요? 바로 그게 전통적인 패키징 방식이에요.

근데 지금은 달라요. 어드밴스드 패키징(Advanced Packaging)은 단순히 “포장”이 아니에요. 여러 개의 칩을 아주 정밀하게 배치하고, 나노미터 단위의 연결선으로 이어서 마치 칩 하나처럼 작동하게 만드는 기술이에요. 이렇게 되면 칩끼리 데이터를 주고받는 속도가 폭발적으로 빨라지고, 전력 소비는 줄어들어요.

💡 비유로 이해해볼게요 — 예전 패키징은 각자 다른 동네에 사는 사람들이 편지로 소통하는 것과 같아요. 어드밴스드 패키징은 이 사람들을 한 건물, 심지어 한 방에 모아서 바로 옆에서 대화하게 만드는 것과 같습니다. 데이터 전송 속도와 에너지 효율이 완전히 달라지는 거예요.

기존 패키징의 한계

전통적인 방식에선 GPU와 메모리가 기판 위에 따로따로 있어요. 그 사이를 연결하는 선(버스)이 있는데, 이게 데이터 전송의 병목이 돼요. AI 연산처럼 엄청난 양의 데이터를 실시간으로 주고받아야 하는 경우엔 이 방식이 한계에 부딪힙니다. 마치 고속도로 8차선으로 출퇴근 차량을 다 소화하려는데 병목 구간이 하나 있으면 다 막혀버리는 것처럼요.

3. 기존 패키징 vs 어드밴스드 패키징

4. CoWoS란? — NVIDIA H100을 가능하게 한 기술

CoWoS(Chip on Wafer on Substrate)는 TSMC가 개발한 2.5D 패키징 기술이에요. 이름이 좀 복잡해 보이지만, 구조는 의외로 직관적이에요.

핵심 아이디어는 이거예요. GPU 칩과 HBM 메모리를 “인터포저(Interposer)”라고 불리는 얇은 실리콘 판 위에 나란히 올려놓는 거예요. 인터포저 위에는 머리카락 수십 분의 1 굵기의 초미세 배선이 있는데, 이 배선으로 GPU와 HBM이 엄청난 속도로 데이터를 주고받아요.

🔑 왜 이게 혁명적이냐면 — 기존에는 GPU와 메모리가 서로 다른 위치에 있어서 데이터를 주고받으려면 긴 선을 통해야 했어요. CoWoS는 그 거리를 사실상 제로에 가깝게 줄여버렸어요. 데이터 대역폭이 GDDR6 메모리 대비 5~10배 이상 늘어나고, 전력 효율도 크게 좋아집니다.

CoWoS가 없었으면 H100도 없었다

NVIDIA H100 GPU를 한번 분해해보면 정말 신기한 구조를 볼 수 있어요. GPU 칩 하나에 HBM3 메모리 6개가 바로 옆에 붙어있어요. 이게 바로 CoWoS 구조예요. H100 하나의 메모리 대역폭이 무려 3.35 TB/s인데, 이 숫자가 가능한 건 전적으로 CoWoS 덕분이에요. 일반 GDDR6X 메모리를 쓰는 RTX 4090도 성능이 좋지만, 대역폭이 1/4 수준밖에 안 되거든요.

문제가 있다면 엄청난 제조 난이도와 비용이에요. CoWoS 패키지 하나를 만들려면 TSMC의 초정밀 패키징 라인이 필요한데, 이 공정 자체가 반도체 제조만큼 어렵고 비싸요. 2023~2024년 NVIDIA가 H100을 최대한 빨리 공급하지 못했던 이유 중 하나가 바로 CoWoS 캐파(생산 능력) 부족이었어요.

5. SoIC란? — 칩을 위로 쌓는 3D 혁명

CoWoS가 칩을 “옆으로 나란히” 배치하는 기술이라면, SoIC(System on Integrated Chips)는 칩을 “위로 쌓는” 기술이에요. 역시 TSMC가 만든 기술로, 3D 패키징의 대표 주자예요.

아파트를 생각하면 이해가 빠를 것 같아요. CoWoS가 단층집들을 한 단지에 가깝게 모은 것이라면, SoIC는 같은 부지 위에 아파트를 높이 쌓아 올린 것과 같아요. 면적을 훨씬 덜 쓰면서 더 많은 연산 자원을 한 곳에 집약할 수 있는 거죠.

SoIC가 특별한 이유

SoIC의 핵심은 하이브리드 본딩(Hybrid Bonding)이라는 기술이에요. 기존에는 칩을 쌓을 때 솔더 범프(작은 납 공)를 사이에 두고 붙였는데, 이 범프의 크기가 연결 밀도의 한계를 만들었어요. 하이브리드 본딩은 범프 없이 구리(Cu) 표면끼리 직접 맞닿게 붙이는 방식이에요. 덕분에 연결 밀도가 수천 배 높아지고, 신호 전달 거리가 극도로 짧아집니다.

💡 실제 적용 사례를 보면 — Apple M1 Ultra 칩 기억하시나요? M1 Pro 두 개를 이어붙인 구조인데, 이때 사용한 UltraFusion 기술이 SoIC와 유사한 개념이에요. 두 칩이 이어진 부분에서의 대역폭이 무려 2.5 TB/s에 달해요. 다이(die) 두 개가 마치 하나처럼 작동하는 거죠.

SoIC의 궁극적인 목표는 “여러 개의 칩렛(Chiplet)을 마치 하나의 거대한 칩처럼 작동시키는 것”이에요. 이렇게 되면 로직 칩, 메모리, I/O 칩 등을 각자 최적의 공정으로 따로 만들고 나서 합치면 되니까, 비용 효율과 성능 모두를 잡을 수 있어요.

 6.— CoWoS vs SoIC 구조 비교

7. 어드밴스드 패키징 기술 완벽 비교표

기술명	개발사	방식	연결 방식	주요 적용 제품	특징 / 한계
CoWoS 2.5D	TSMC	칩을 옆으로 나란히, 인터포저 위에 배치	실리콘 인터포저 + TSV	NVIDIA H100·B200 AMD MI300X	대역폭 극대화 / 캐파 부족, 비용 높음
SoIC 3D	TSMC	칩을 수직으로 적층	하이브리드 Cu 본딩	Apple M시리즈 차세대 AI칩	초고밀도 연결 / 발열 관리 어려움
CoWoS-L 2.5D+	TSMC	인터포저를 RDL(재배선층)로 대체	RDL + 유리/유기 기판	차세대 AI 가속기	더 큰 면적 지원 / CoWoS-S 대비 밀도 낮음
HBP 2.5D	삼성전자	CoWoS 대응 삼성 자체 2.5D	실리콘 인터포저	삼성 파운드리 고객사	고객사 HBM 시너지 강점 / 점유율 확대 중
X-Cube 3D	삼성전자	TSV 기반 3D 적층	TSV + 마이크로범프	삼성 HBM4 계획	SRAM 적층 성공 / 양산 경험 부족
Foveros 3D	인텔	3D 스택, 액티브 인터포저	마이크로범프 + TSV	Intel Meteor Lake Lunar Lake	이종 칩 통합 강점 / 외부 고객 유치 초기
EMIB 2.5D	인텔	로컬 브리지 칩으로 연결	실리콘 브리지	Intel Ponte Vecchio	저비용 2.5D / 연결 면적 제한적

8. 누가 이 기술을 이끌고 있나요?

솔직히 말씀드리면, 지금은 TSMC가 압도적으로 앞서 있어요. CoWoS와 SoIC 모두 TSMC가 원조고, 생산 경험과 캐파도 가장 많아요. NVIDIA, AMD, Apple, Broadcom — 최첨단 패키징을 원하는 기업들이 줄을 서서 TSMC에 발주를 넣고 있는 상황이거든요.

삼성전자는 HBP와 X-Cube로 쫓아가고 있어요. 특히 삼성이 HBM 메모리와 파운드리를 동시에 제공할 수 있다는 게 강점이에요. AI 칩을 만들려면 로직 칩(GPU)도 필요하고 HBM도 필요한데, 삼성은 둘 다 줄 수 있거든요. 이건 TSMC가 할 수 없는 부분이에요.

인텔은 Foveros와 EMIB를 자사 제품에는 이미 잘 쓰고 있는데, 외부 고객에게 파운드리로 제공하는 단계는 아직 초기예요. 중장기적으로는 TSMC-삼성-인텔 3파전이 될 것 같지만, 지금 당장은 TSMC가 혼자 달리고 있는 모양새예요.

⚠️ 패키징 캐파 부족이 AI 성장의 발목을 잡고 있어요 — 2024~2025년 기준 CoWoS 생산 능력이 수요를 따라가지 못하고 있어요. TSMC가 CoWoS 전용 팹을 추가 건설 중이지만, 완공까지 시간이 걸려요. 이게 NVIDIA H100·B200의 공급 부족으로 이어지고 있는 거예요.

9. 투자자라면 왜 패키징에 주목해야 하나요?

패키징 얘기를 이렇게 길게 한 건 기술 공부만을 위한 게 아니에요. 사실 이 흐름이 반도체 투자에서 엄청 중요한 포인트거든요.

어드밴스드 패키징 시장은 2024년 약 50조 원 규모에서 2030년까지 연평균 15% 이상 성장할 것으로 전망돼요. 그리고 이 패키징 기술에는 소부장 기업들도 직접 수혜를 받아요. 인터포저를 만드는 기업, 하이브리드 본딩 장비를 만드는 기업, 패키지 기판을 만드는 기업들이 모두 수혜 범주에 들어와요.

💡 패키징 수혜 기업 힌트 — 국내에서는 심텍, 대덕전자(패키지 기판), ISC(테스트 소켓) 같은 기업들이 패키징 확대의 수혜를 받고 있어요. 글로벌로는 Amkor Technology, ASE Group 같은 OSAT(후공정 전문) 기업들이 주목받고 있어요.

가장 중요한 투자 시각은 이거예요. “공정 노드 경쟁은 2nm, 1nm로 갈수록 점점 의미가 줄어든다”는 것. 반도체의 미래는 얼마나 작게 만드느냐보다, 얼마나 영리하게 연결하고 쌓느냐로 가고 있어요. 이 흐름을 이해하면 다음 수혜 기업이 어디인지 먼저 보이기 시작해요.

10. 자주 묻는 질문 (FAQ)

★- CoWoS랑 HBM은 다른 건가요?

다른 개념이에요! HBM(High Bandwidth Memory)은 메모리 칩 자체의 이름이고, CoWoS는 그 HBM을 GPU 옆에 초근접하게 연결하는 패키징 기술이에요. 비유하자면 HBM은 “초고속 SSD”, CoWoS는 그 SSD를 CPU에 아주 가깝게 연결해주는 “배선 기술”이에요. H100에는 HBM3라는 최신 메모리가 들어가고, 그걸 GPU에 연결하는 방식이 CoWoS예요.

★- 2.5D랑 3D 패키징은 어떻게 다른가요?

숫자 그대로 이해하면 돼요. 2.5D는 칩들을 같은 높이의 평면(인터포저) 위에 나란히 놓는 방식이에요. CoWoS가 여기 해당해요. 3D는 말 그대로 칩을 위아래로 쌓아 올리는 방식이에요. SoIC가 대표적이고요. 3D가 면적은 더 작지만, 발열 관리가 훨씬 어려워서 기술 난이도가 높아요. 지금은 두 가지를 상황에 맞게 혼용하는 추세예요.

★- TSMC 말고 다른 곳에서 CoWoS 같은 걸 못 만드나요?

삼성전자도 HBP, X-Cube 라는 이름으로 비슷한 기술을 갖고 있어요. 인텔도 EMIB, Foveros가 있고요. 다만 현재 기준으로 양산 경험과 수율, 캐파 모두 TSMC가 앞서 있어요. 그래서 NVIDIA, AMD, Apple 같은 최상위 고객들이 TSMC를 선택하는 거예요. 삼성은 HBM이라는 카드로 차별화를 시도 중인데, 중장기적으로 경쟁이 치열해질 전망이에요.

★- 패키징이 좋아지면 공정 노드 경쟁은 끝나는 건가요?

끝나는 건 아니에요. 공정 노드 경쟁은 계속되지만, 예전처럼 “무조건 작을수록 좋다”는 공식이 약해지고 있어요. 이제는 3nm 공정과 어드밴스드 패키징의 조합, 이렇게 두 가지를 함께 봐야 해요. 칩렛(Chiplet) 설계 같은 개념도 패키징 발전과 함께 나온 거예요 — 각 기능을 따로 최적 공정으로 만들고, 패키징으로 합치는 방식이죠.

CoWoS 관련 국내 수혜 기업이 있나요?

직접적으로 CoWoS 공정에 들어가는 국내 기업은 많지 않아요. 대부분 TSMC 자체 생산이거든요. 그러나 간접 수혜 기업은 있어요. CoWoS에 필요한 패키지 기판을 만드는 심텍·대덕전자, CoWoS 후단 테스트에 필요한 ISC, 그리고 삼성이 HBP 경쟁력을 키우면서 삼성 파운드리 장비 납품사인 원익IPS·주성엔지니어링 등도 간접 수혜권에 있어요.

칩렛(Chiplet)이 패키징이랑 관련이 있나요?

아주 밀접하게 연결돼 있어요! 칩렛은 큰 칩 하나를 만들지 않고 기능별로 작은 칩들을 따로 만들어서 합치는 설계 방식이에요. AMD Ryzen CPU가 대표적인 예인데, CPU 코어 칩렛과 I/O 칩렛을 따로 만들어서 패키징으로 연결해요. 이 칩렛 설계를 가능하게 하는 게 어드밴스드 패키징이에요. 칩렛이 많아질수록 패키징 기술 수요도 자연히 커지는 구조예요.